Ingénieur Vérification Asic R&D (F/H)
Description du poste
En tant qu'organisateur de forums de recrutement, Talents Handicap accompagne de très nombreuses entreprises & organisations en France dans leurs recrutements de collaborateurs en situation de handicap. Participant actuellement à l'un de nos forums. L'entreprise Eviden recherche actuellement des profils : Dans le cadre de développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.Vos missions : Rédaction des spécifications de vérification. Rédaction des plans de test en étroite collaboration avec l'équipe design logique. Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture Suivre, analyser et debugger les erreurs de simulation. Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.
Données marché — Ingénieur / Ingénieure R&D en industrie
Médiane, équivalent temps plein · France Travail
Ingénieurs et cadres d'étude, recherche et développement (industrie)
Médian : 3 333 € net (DARES)
Données non disponibles